문서의 임의 삭제는 제재 대상으로, 문서를 삭제하려면 삭제 토론을 진행해야 합니다. 문서 보기문서 삭제토론 AMD ZEN+ 마이크로아키텍처 (문단 편집) == 주요 변경점 == * [[GlobalFoundries]] 14LPP → 12LP (공정 개선)[* GlobalFoundries의 발표에 따르면 14nm 표준 라이브러리를 사용하여 마이그레이션이 용이하고 기본 14LPP 대비 약 11% 면적 개선이 있어야 하지만, 실제 Zen+ 기반 칩의 면적은 이전의 Zen 기반 칩의 면적과 같은 것으로 밝혀졌다.] * 레이턴시 감소 * L1 캐시 레이턴시 최대 13% 감소 * L2 캐시 레이턴시 최대 34% 감소 (17 클럭 사이클 → 12 클럭 사이클)[* 1세대 EPYC 시리즈에 사용된 Naples와 1세대 라이젠 APU에 사용된 Raven Ridge는 Summit Ridge와 같은 14nm 공정에 ZEN 마이크로아키텍처 기반으로 제조되었지만 Summit Ridge와는 다르게 캐시 사이클 감소가 선행 적용되었다.] * L3 캐시 레이턴시 최대 16% 감소 * 메모리 레이턴시 최대 11% 감소 * 캐시 대역폭 상승 * 캐시 및 메모리 레이턴시 감소 덕분에 클럭당 성능이 3% 향상 * 클럭 2~10% (평균 6%) 증가 * 실 성능 10% 증가 * XFR2 (eXtended Frequency Range 2) 도입 * PB2 (Precision Boost 2) 도입 * X 모델 한정 [[PBO]] ([[Precision Boost Overdrive]]) 지원 * 지원 메모리 비트레이트 증가 (DDR4 2666 → 2933 Mbps)[* 데스크탑용 Raven Ridge 한정으로 이미 2933까지 지원한다.][* 레이븐 릿지는 애초부터 제조 공정만 14LPP일 뿐, 아키텍처 특성은 사실상 ZEN+라는 시각이 많았다. 제조 공정이 다른 점을 제외하면 레이턴시 특성이 ZEN+를 따라갔기에... 괜히 2000번대 넘버링이 아니다. 하지만 [[Windows 11]]의 권장 사양을 충족하지 못 한 반면, 이보다 하위 프로세서인 Dali는 Windows 11의 권장 사양에 충족한다는 점.] * 버그 수정 * 동일 클럭 대비 소비 전력 감소 * StoreMI 기술 추가 * OEM 관련 문제 해결저장 버튼을 클릭하면 당신이 기여한 내용을 CC-BY-NC-SA 2.0 KR으로 배포하고,기여한 문서에 대한 하이퍼링크나 URL을 이용하여 저작자 표시를 하는 것으로 충분하다는 데 동의하는 것입니다.이 동의는 철회할 수 없습니다.캡챠저장미리보기